risc

VeeR EH1 core

CORE-V系列RISC-V内核的功能验证项目

VeeR EL2处理器内核

为PULP RISC-V内核提供的RISC-V调试支持

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

该单仓库包含一个机器可读的 RISC-V 规范数据库以及工件生成工具。

Chisel RISC-V 向量 0 实现

基于Chisel和FIRRTL的故障注入框架

开源人工智能加速器堆栈，集成计算、内存与软件——从RTL到PyTorch。