chipsalliance/Cores-VeeR-EL2 - 竞品分析

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项目竞品项目

项目竞品项目数量

hughperkins/VeriGPU

相关项目

1.3k 137

基于RISC-V指令集架构的开源GPU设计，采用Verilog实现

SystemVerilog asic-design risc-v

项目竞品项目相似度

36%

+50

pulp-platform/axi

相关项目

1.6k 363

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

SystemVerilog axi4 fpga rtl

项目竞品项目相似度

25%

ucb-bar/chipyard

相关项目

2.3k 891

一个敏捷的RISC-V SoC设计框架，包含顺序执行内核、乱序执行内核、加速器等组件

Scala risc-v riscv rtl

项目竞品项目相似度

21%

PrincetonUniversity/openpiton

相关项目

774 261

OpenPiton平台

Assembly fpga processor

项目竞品项目相似度

19%

verilator/verilator

相关项目

3.8k 869

Verilator开源SystemVerilog模拟器与代码检查系统

SystemVerilog rtl verilator

项目竞品项目相似度

19%

riscv/riscv-unified-db

相关项目

203 234

该单仓库包含一个机器可读的 RISC-V 规范数据库以及工件生成工具。

Ruby risc-v riscv

项目竞品项目相似度

16%

openhwgroup/cva6

相关项目

3.1k 995

CORE-V CVA6是高度可配置的6级RISC-V处理器核心，适用于应用级和嵌入式场景，应用级配置支持启动Linux

Assembly fpga risc-v

项目竞品项目相似度

15%

firesim/firesim

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FireSim：具备本地与云端灵活性的快速便捷FPGA加速硬件仿真平台

Scala fpga risc-v

项目竞品项目相似度

15%

SpinalHDL/VexRiscv

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一种对FPGA友好的32位RISC-V CPU实现

Assembly fpga riscv

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14%

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pulp-platform/axi

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

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